Quartus II 官方版是Altera公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。而且Quartus II 官方版還具有速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)，讓用戶可以用的更加舒適。

　　新功能

　　1、采用 Spectra-Q 引擎提高您的設(shè)計(jì)效能

　　了解新引擎怎樣減少設(shè)計(jì)迭代和編譯，改變了 FPGA 設(shè)計(jì)效能的未來。

　　2、背景知識(shí)

　　現(xiàn)在可以下載新的背景知識(shí)，了解 Spectra-Q？ 引擎的詳細(xì)信息。了解新引擎怎樣在設(shè)計(jì)規(guī)劃和實(shí)施的所有階段提供了更多的控制功能和預(yù)測(cè)功能。您還將了解到 Spectra-Q 不僅縮短了編譯時(shí)間，而且還減少了設(shè)計(jì)迭代的總次數(shù)，因此成功的解決了設(shè)計(jì)效能問題。

　　3、更短的編譯時(shí)間

　　Spectra-Q 具有以下特性，編譯時(shí)間和設(shè)計(jì)迭代速度提高了 8 倍，促進(jìn)產(chǎn)品更迅速面市：

　　·利用當(dāng)今的多核工作站，算法速度更快 (綜合、布局、布線、時(shí)序分析，以及物理綜合)

　　·漸進(jìn)式流程支持設(shè)計(jì)人員重新進(jìn)入編譯階段，逐步優(yōu)化各個(gè)設(shè)計(jì)部分，顯著縮短了設(shè)計(jì)迭代時(shí)間

　　·快速重新編譯特性重新使用了綜合和布局布線信息，流暢的處理小的漸進(jìn)式設(shè)計(jì)修改，預(yù)綜合 HDL 修改的編譯速度提高了 3 倍，后適配 SignalTap® II 邏輯分析器修改的編譯速度提高了4倍

　　·分布式編譯支持您對(duì)設(shè)計(jì)進(jìn)行劃分，在服務(wù)器群的多臺(tái)計(jì)算機(jī)上進(jìn)行并行編譯，極大的縮短了編譯總時(shí)間

　　4、更少的設(shè)計(jì)迭代

　　Spectra-Q 引擎所含有的工具和功能減少了完成 FPGA 和 SoC 設(shè)計(jì)所需的設(shè)計(jì)迭代次數(shù)。

　　·BluePrint 平臺(tái)設(shè)計(jì)者 — BluePrint 平臺(tái)設(shè)計(jì)者利用 Spectra-Q 新引擎來探查器件外設(shè)體系結(jié)構(gòu)，高效的分配接口。BluePrint 實(shí)時(shí)進(jìn)行適配以及合法檢查，防止了非法引腳分配，避免了復(fù)雜的錯(cuò)誤消息，也不需要等待全編譯，I/O 設(shè)計(jì)速度提高了 10 倍。詳細(xì)了解·使用 BluePrint 平臺(tái)設(shè)計(jì)者 加速您的 I/O 設(shè)計(jì)。

　　·混合布局器 — Spectra-Q 引擎還支持混合布局新特性，使用了先進(jìn)的布局算法加速邏輯總體布局。混合布放器結(jié)合分析和高級(jí)退火技術(shù)，提高了結(jié)果質(zhì)量，降低了種子噪聲，從而加速了時(shí)序收斂。

　　5、更快的設(shè)計(jì)輸入

　　還為硬件、軟件和數(shù)字信號(hào)處理 (DSP) 設(shè)計(jì)人員提供了 Spectra-Q 引擎快速跟蹤設(shè)計(jì)輸入功能。通過多個(gè)設(shè)計(jì)輸入方法，設(shè)計(jì)人員采用自己喜歡的設(shè)計(jì)環(huán)境，更高效的針對(duì) FPGA 進(jìn)行設(shè)計(jì)：

　　·基于 C 或者 C++ — Spectra-Q 引擎支持為高級(jí)綜合提供的 A++ 新編譯器，從 C 或者 C++ 語言中建立知識(shí)產(chǎn)權(quán) (IP) 內(nèi)核，通過快速仿真和 IP 生成功能大幅度提高了效能。

　　·基于 C (OpenCL) — 軟件開發(fā)人員可以使用熟悉的基于C的設(shè)計(jì)流程和 面向 OpenCL 的 英特爾® SDK。SDK 提供軟件編程模型，抽象出傳統(tǒng)的 FPGA 硬件設(shè)計(jì)流程。

　　·基于模型 — DSP Builder 工具 支持基于模型的設(shè)計(jì)流程：您直接在 Simulink 軟件中，從您的 DSP 算法中生成 HDL。

　　·基于 RTL — Quartus Prime 軟件支持所有標(biāo)準(zhǔn)語言，包括 SystemVerilog 和 VHDL-2008。

　　6、為 Stratix 10 FPGA 和 SoC 提供 Spectra-Q 引擎

　　Stratix 10 FPGA 和 SoC 等下一代具有數(shù)百萬邏輯單元 (LE) 的器件的 FPGA 設(shè)計(jì)軟件需要新方法。Spectra-Q 引擎為 Quartus Prime 軟件提供支持，提高 Stratix 10 器件的 設(shè)計(jì)效能，促進(jìn)產(chǎn)品及時(shí)面市。

　　Stratix 10 FPGA 和 SoC 硬件實(shí)現(xiàn)了創(chuàng)新，特別是其靈活的模塊化體系結(jié)構(gòu)，滿足了真正的分層設(shè)計(jì)需求。與 Spectra-Q 引擎一起優(yōu)化而顯著提高效能的關(guān)鍵特性包括：

　　·新的 HyperFlex 內(nèi)核體系結(jié)構(gòu)，互聯(lián)結(jié)構(gòu)上遍布寄存器，性能比前幾代 FPGA 提高了 2 倍

　　·可編程時(shí)鐘樹綜合

　　·采用基于扇區(qū)的方法對(duì)器件進(jìn)行配置

　　·Spectra-Q 引擎發(fā)揮這種靈活性和模塊化的優(yōu)勢(shì)，極大的減少了設(shè)計(jì)迭代次數(shù)，增強(qiáng)了設(shè)計(jì)重用，方便了體系結(jié)構(gòu)探查和規(guī)劃。

　　7、使用Spectra-Q硬劃分進(jìn)行IP集成演示

　　Spectra-Q引擎為IP重用提供了強(qiáng)大的新功能。例如，F(xiàn)PGA含有高速I/O接口，以極高的數(shù)據(jù)速率向FPGA架構(gòu)傳送數(shù)據(jù)。如果I/O至架構(gòu)傳送時(shí)序能夠成功的收斂，作為單獨(dú)的數(shù)據(jù)庫——“硬劃分”存儲(chǔ)，那么將有利于縮短產(chǎn)品面市時(shí)間。這一數(shù)據(jù)庫保持不變，而FPGA架構(gòu)中設(shè)計(jì)的其他部分進(jìn)行綜合、布局和布線的多次修訂。下面的視頻演示了怎樣在Quartus Prime Pro版軟件中作為設(shè)計(jì)硬劃分來建立并重用I/O至架構(gòu)傳送，該版軟件是由Spectra-Q引擎支持的。